1、计算机组成原理模拟题1 一、名词解释1总线 2指令系统 3微指令 4溢出二、填空题1按冯诺依曼设计原则，其硬件是由（）、（）、（）、（）和（）组成。2计算机系统是由（）和（）两大部分构成。3计算机最主要的三大性能指标是（）、（）、和（）。4一个完善的指令系统应满足（）、（）、（）、和（）的要求。5堆栈的硬件是由（）和（）构成，存取是按（）原则。 6通常控制器的设计可分为（）和（），前者采用的核心器件是（），后者采用的核心器件是（）。7主机与外设的连接方式有（）、（）和（）。8目前在微型机中主机与外设广泛采用的信息交换方式是（）和（）。三、简答题1简述中断的处理过程。它与程序查询方式有何不同点？
2、2按通道的工作方式，通道分哪几类？简述其特点。3画图说明存储系统的层次结构，并说明各种存储器的特点。参考答案：1答案要点：中断的处理过程大致可分为五个步骤：1） 中断请求 2）中断排队 3）中断响应 4）中断处理 5）中断返回与程序查询方式的不同点：1）在程序中断方式下，CPU和外设可并行工作；而程序查询方式下，CPU与外设是串行工作的。2）程序中断方式适合于对外界随机事件的处理。而程序查询方式不具备这样的 能力。2答案要点：按通道的工作方式，通道可分为字节多路通道、选择通道和数组多路通道三种类型。特点：字节多路通道：1）有多个子通道，设备间可（分时）并行操作。2）数据以字节为单位交叉传送。3
3、）适合于连接大量的低速设备。选择通道：1）被选中的外设采用独占方式使用通道。2）数据以成组（数据块）方式进行传输。3）适合于连接高速外设。数组多路通道：是将前二者的优点结合在一起的一种通道结构。数组多路通道含有多个子通道，可同时执行多个通道程序，数据以成组方式进行传送。既具有多路并行操作能力，又有很高的数据传输率，可用来连接多台中高速的外设。3答案要点：存储系统的层次结构如图所示： CPU高速缓存主存储器I/O控制辅助存储器磁鼓磁盘磁带存储器的特点：1）高速缓存：存放当前要执行的程序和数据。速度快，可与CPU速度匹配；存储容量较小。成本高。2）主存储器：存放正在执行的程序和数据，CPU可直接访
4、问，容量较大，速度较高，每位价格介于高速缓存和辅存之间。3）辅助存储器：存放当前暂不参与运行的程序和数据文件，CPU不能直接访问；容量极大而速度较低，单位成本低。四、计算题已知x = -0.10101,y = +0.11011，符号用双符号位表示。求 1X 原=？ Y原=？2X 补=？ Y补=？3X+Y补 =？ X-Y补 =？ 并分别讨论其溢出情况。1）写出补码一位乘的运算步骤。2）与原码乘法运算有何不同？3）写出补码乘法运算器的基本部件。参考答案：已知x = -0.10101,y = +0.11011，符号用双符号位表示。答案要点：1X 原=11.10101 Y原=00.110112X 补=
5、11.01011 Y补=00.110113X+Y补 =X 补 +Y补= 11.01011+00.11011=00.00110 结果的两个符号位相同，无溢出。 X-Y补 =X 补 +-Y补= 11.01011+11.00101=10.10000结果的两个符号位不相同，为10，产生下溢。2）与原码乘法运算有何不同？答案要点： 补码乘法：运算结果的符号位无需单独处理；而原码乘法：结果的符号位需单独处理。 原码乘法：位于乘数寄存器末位的乘数作为判断位；而补码乘法则是以乘数寄存器最末两位作判断位。 若乘数的有效尾数n位。原码乘法须做n次加法，n次移位；而补码乘法则需n+1次加法，n次移位。3）写出补码乘
6、法运算器的基本部件。答案要点：所用的基本部件： 存放部分积累加和的寄存器； 存放乘数（具备移位功能）和被乘数的寄存器；加法器； 移位器； 计数器。五、设计题采用32K32 的RAM芯片，构成128K64的存储器。1 画出存储器的逻辑框图。2 图中标明信号线的种类、方向、条数。参考答案：答案要点：六、综合应用题在模型机的数据通路上，对于指令ADD X(R1)，(R2)+，回答下列问题：1写出指令的执行流程。2写出目的周期的全部数据通路。参考答案：答案要点：1、2）指令的执行流程及目的周期的数据通路：FT0：MMBRIR FT1：PC+1PC ST0：PCMAR ST1：MMBRC ST2：PC+
7、1PC ST3：C+R1MAR ST4：MMBRC DT0：R2MAR ；R2A选择器，S0-3，M，DM，CPMAR DT1：MMBRD ；R/W，SMBR，MBRB选择器，S0-3，M，DM，CPD DT2：R2+1R2 ；R2A选择器，S0-3，M，C0，DM，CPR2 ET0：C+DMBR ET1：MBRM ET2：PCMAR计算机组成原理模拟题2 一、名词解释1寻址方式 2指令周期 3虚拟存储器 3 多级中断二、填空题 1计算机指令的基本格式应包括（）和（）两部分。在间接寻址方式中，地址码部分表示的是（）；在相对寻址方式中，地址码部分表示的是（）。2 按功能分类，存储器可以分为（）、
8、（）、（）等。3 源数据为10010111，若采用奇校验，则其校验位是（）。4 CPU响应某中断请求的条件是一条指令结束时且（）、（）和（）。5 微指令的格式有（）型微指令、（）型微指令和混合型微指令。6 输入输出设备的编址方式有（）和（）。 三、简答题1试分析比较DMA方式和中断传送方式的异同点，说明DMA方式为什麽不能替代中断方式。2何为三级存储体系结构？分析采用这种结构的原因和优点？3简要说明动态RAM的各种刷新方式及其特点。参考答案：1答案要点：相同点：1）两种方式均为目前在微型机中主机与外设广泛采用的信息交换方式。2）两种方式下主机和外设之间均可实现一定程度的并行工作。不同点：1）中
9、断传送方式是通过中断服务处理程序来完成信息交换；而DMA方式则是用硬件代替软件来实现数据的传输。2）中断传送方式不仅适合于一般的信息交换，还适合对随机事件的处理。3）DMA方式适合于高速外设和主机之间的信息交换，对高速外设采用程序中断方式传送数据往往回丢失数据。DMA方式不能替代中断方式的原因：1）DMA方式只能用于高速外设与内存直接交换信息，却不能像中断方式那样处理随机的异常现象。2）在DMA方式的数据传输过程中，需用到中断方式。2答案要点：把各种不同存储容量，不同存取速度的存储器，按一定的体系结构组织起来，使所存放的程序和数据按层次分布在各存储器中，形成一个统一整体的存储系统。由高速缓冲存
10、储器、主存储器、辅助存储器构成的三级存储系统可以分成两个层次，其中高速缓存和主存间称为Cache-主存存储层次，主存和辅存间称为主-辅存存储层次。这就是三级存储体系结构。采用Cache-主存存储层次的原因和优点：在速度方面，计算机的主存和CPU一直保持了大约一个数量级的差距。显然这个差距限制了CPU速度潜力的发挥。为了弥合这个差距，设置Cache是解决存取速度的重要方法。在CPU和主存之间设置Cache，构成Cache-主存层次，则从CPU 的角度看，Cache-主存层次的速度接近于Cache，容量与每位价格则接近于主存。因此，解决了速度与成本之间的矛盾。采用主-辅存存储层次的原因和优点：由于
11、成本和工艺的原因，主存的存储容量受到了限制，另一方面，系统程序、应用程序及各种信息量要求主存容量越来越大。采用“主存-辅存”存储层次，程序员可用机器指令的地址对整个程序统一编址，而不必担心程序能否在主存中放得下。虚拟空间可以比实际空间大得多。从整体看，主辅存层次的速度接近于主存的速度，容量则接近于辅存的容量，而每位平均价格也接近于廉价的辅存平均价格，从而解决了大容量和低成本间的矛盾。3答案要点：动态RAM的刷新方式有集中式刷新、分散式刷新、异步式刷新和透明式刷新等四种方式。集中式刷新的特点：其优点是系统的存取周期不受刷新工作的影响，读写操作和刷新工作在最大刷新周期中分开进行。因此，系统的存取速
12、度比较高。其缺点是进行刷新时必须停止读、写操作。这对主机而言是个“死区”分散式刷新的特点：刷新工作安排在系统的存储周期内进行，对主机而言不再有“死区”。但该方式加长了系统的存取周期，降低了整机运算速度。因此，分散方式刷新不适用于高速存储器。异步式刷新的特点：结合了上述两种方式的优点，充分利用了最大刷新间隔。对分散式刷新而言，它减少了刷新次数；对集中方式来说，主机的“死区”又缩短很多。因此，这种方式使用得比较多。透明式刷新的特点：该方式不占用CPU时间，对CPU而言是透明的操作；但控制线路复杂。四、计算题已知x = 0.1011,y = -0.1101，符号用双符号位表示。求 1X+Y补 =？
13、X-Y补 =？ 并分别讨论其溢出情况。参考答案：已知x = 0.1011,y = -0.1101，符号用双符号位表示。答案要点：1X+Y补 =X 补 +Y补= 00.1011+11.0011=11.1110 ，结果的两个符号位相同，无溢出。 X-Y补 =X 补 +-Y补= 00.1011+00.1101=01.1000 ，结果的两个符号位不相同，为01，产生上溢。五、设计题采用4K8 的RAM芯片，构成32K16的存储器。4 画出存储器的逻辑框图，图中标明信号线的种类、方向、条数。2用十六进制写出该存储器占用的地址空间。参考答案：答案要点：；该存储器占用的地址空间：0000H-7FFFH（按字
14、编址）六、综合应用题在模型机的数据通路上，对于指令SUB X(R1)，-(R2)，回答下列问题：1写出指令的执行流程。2写出目的周期的全部数据通路。参考答案：答案要点：1、2）指令的执行流程及目的周期的数据通路：FT0：MMBRIR FT1：PC+1PC ST0：PCMAR ST1：MMBRC ST2：PC+1PC ST3：C+R1MAR ST4：MMBRC DT0：R2-1R2； R2A选择器，S0-3，M，C0，DM，CPR2 DT1：R2MAR； R2A选择器，S0-3，M，DM，CPMAR DT2：MMBRD ；R/W，SMBR，MBRB选择器，S0-3，M，DM，CPD ET0：D-CMBR ET1：MBRM ET2：PCMAR
